先進封裝概念股有哪些？從CoWoS到面板級封裝，一次掌握台股供應鏈

也因此，半導體產業轉向全新思維：與其把所有功能硬塞在單一大晶片（SoC）中，不如拆分成多個具備特定功能的小晶片（Chiplet）。各個小晶片採用最適切的製程製造，再透過先進封裝進行高密度的「異質整合」，晶片之間彼此緊密連結，既能大幅提升晶片整體效能，又能顯著降低晶片間協作的延遲與功耗。

隨著 AI、高效能運算（HPC）等領域快速成長，先進封裝市場正持續擴大。根據 Yole Group 市場資料，全球先進封裝市場規模已從 2024 年約 461 億美元，預計成長至 2030 年約 794 億美元，2024～2030 年複合年成長率（CAGR）約達 9.5%，顯示先進封裝在半導體產業的重要性持續提升。

傳統封裝 vs. 先進封裝差在哪？一張表快速看懂！

看到這裡，你可能會好奇，那先進封裝和傳統封裝究竟差在哪？其實兩者在核心目的、整合維度與技術架構上有著本質上的不同！

1. 傳統封裝：保護晶片，確保單一晶片順利運作

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傳統封裝的核心目的在於「保護晶片與電力導通」，確保單一晶片能安全運作。

生產流程是採「先切割晶圓後，再將單一晶片進行封裝」，將切割好的晶片固定於基板後，透過金屬打線（Wire Bonding）或引腳連出電路並包覆塑膠外殼。這種方式的優勢是技術成熟、成本低廉，缺點則為封裝體積較大且訊號傳輸路徑長，導致傳輸速度較慢。

2. 先進封裝：提升效能，幫助晶片之間合作更快

先進封裝的目的則在於「突破算力與傳輸極限」，實現多顆不同功能晶片的異質整合，讓晶片間的資料傳輸更快、運作更順暢。要理解當前多樣的先進封裝技術，必須先掌握兩大核心概念：

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• 晶圓級封裝（Wafer Level Package, WLP）：泛指以晶圓層級進行封裝製程的技術，也就是以整片晶圓為單位，同時對多顆晶片進行封裝。相較傳統逐顆晶片封裝的方式，減少了對傳統金屬打線與導線架的依賴，改以重佈線層（RDL）、凸塊等結構配置 I/O（訊號輸入輸出）接點，能縮短訊號傳輸路徑並縮小封裝體積，實現更輕薄、高效能的晶片設計。依接點是否超出晶片範圍，又可分為「扇入型（Fan-In）」與「扇出型（Fan-Out）」：前者將接點配置於晶片範圍內，後者則透過 RDL 向外延伸，可容納更多 I/O 接點。
• 系統級封裝（System-in-Package, SiP）：將多個功能不同的晶片（如邏輯處理器、記憶體、感測器）與被動元件，高密度地異質整合在同一個封裝體內，使其具備完整獨立的系統功能。

簡單來說，在先進封裝的發展中，WLP 與 SiP 是兩個常見的重要概念。晶圓級封裝（WLP）著重於晶圓層級的封裝製程，有助於縮小封裝體積、提升互連密度；系統級封裝（SiP）則著重於將不同功能的晶片與元件整合於單一封裝中，實現更完整的系統功能。

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除此之外，隨著晶片整合密度與效能需求持續提升，先進封裝也發展出 Fan-Out WLP、2.5D、3D IC 等不同技術路線，包括台積電的 InFO、CoWoS、SoIC，以及英特爾的 EMIB、Foveros 等；近年更進一步朝 FOPLP、CoPoS 等面板級封裝技術發展。

突破晶片效能極限！先進封裝的 6 大優勢與實際應用

先進封裝透過封裝技術上的革新，將晶片效能提升的戰場從「單一晶片製程微縮」轉移至「多晶片高密度整合」，為整體系統帶來以下 6 大關鍵優勢：

1. 延續摩爾定律效益

傳統靠單一晶片電晶體微縮來提升效能的方式已面臨物理極限與成本瓶頸。先進封裝將不同功能的小晶片（Chiplet）彼此「堆疊、並聯與緊密互聯」並整合在同一封裝體中，打破了過去過度依賴晶片單體物理微縮的限制，以系統級整合的方式延續摩爾定律，持續突破效能與傳輸速度。

2. 提升頻寬與運算效能

擺脫傳統封裝受限於金屬打線或引腳間距、導致 I/O 數量受限的瓶頸。先進封裝省略打線與引腳，透過高密度 RDL、微凸塊、混合鍵合（Hybrid Bonding）等不同互連技術，大幅縮短訊號傳輸路徑並提供極高頻寬，進而顯著提升整體運算速度。

3. 降低延遲與功耗

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訊號傳遞距離越長，產生的阻抗、寄生電容與熱能損耗就越大。先進封裝透過 2.5D 平面並聯甚至 3D 垂直重疊，大幅縮短晶片間的傳輸路徑，能有效減少訊號衰減與整體系統功耗。

4. 實現異質整合

單一大型晶片（SoC）已無法硬塞下 AI 時代複雜的功能需求。半導體產業轉向將晶片拆解為負責不同任務的小晶片（Chiplet，如 CPU、GPU、I/O 等），各自採用最適切的製程製造，再透過先進封裝整合於單一封裝體內，能強化系統的多元運算能力。

5. 縮小產品面積

省去傳統封裝的打線與導線架，採用晶圓級封裝（Fan-In / Fan-Out WLP），有助於縮減最終封裝體的面積與厚度，讓電子產品更輕薄短小，並騰出寶貴空間擺放更大容量的電池或散熱模組。

6. 提升晶片設計彈性

採用 Chiplet 模組化設計，IC 設計商可像「搭建樂高積木」般彈性組合晶片。例如將運算、I/O 等邏輯晶片與記憶體等不同功能模組分開設計，再依產品效能與成本需求組合，這樣能讓產品開發更客製化且具成本彈性。

由於上述種種優勢，先進封裝當前並非取代傳統封裝在中低階電子產品的應用，而是聚焦於較高階的複雜領域，以下表格彙整：

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InFO、CoWoS、SoIC 差在哪？一次看懂台積電 3 大先進封裝技術

談到先進封裝，就不能不提到半導體龍頭台積電（TSMC）。隨著先進製程微縮難度與成本持續提高，台積電也逐步投入先進封裝技術，並於 2012 年正式量產 CoWoS，成為布局高階先進封裝的重要里程碑。

到了 2020 年，台積電進一步將前段 3D 矽堆疊與後段先進封裝技術整合為「3DFabric®」平台，其中最為核心的三大技術平台為 InFO、CoWoS 與 SoIC：

1. InFO：扇出型封裝技術，兼顧高密度整合與輕薄設計

InFO 屬於晶圓級扇出（FOWLP）技術。以行動裝置常見的 InFO-PoP 為例，其特色是不需傳統封裝基板，而是將邏輯晶片嵌入模塑材料中，再透過高密度重佈線層（RDL）向外延伸 I/O，並於上方整合記憶體封裝，實現邏輯晶片與 DRAM 的高密度垂直整合。

• 優勢與限制：相較傳統採用封裝基板的架構，InFO-PoP 有助於降低封裝厚度、縮短互連距離，兼顧效能、功耗與輕薄設計。不過，面對需要整合多顆大型邏輯晶片與多組 HBM 的 AI、HPC 應用，通常會採用 CoWoS 等更適合大規模多晶片整合的封裝平台。因此，InFO-PoP 主要應用於對封裝厚度與能源效率要求較高的消費性電子產品。
• 實際應用案例：Apple iPhone 的 A 系列處理器、高通（Qualcomm）Snapdragon 部分旗艦處理器等。

2. CoWoS：2.5D 整合邏輯晶片與 HBM，成 AI、HPC 關鍵技術

CoWoS 是台積電發展最久、最受矚目的 2.5D 晶圓級封裝技術。以標準製程「CoWoS-S」來說，其核心技術在於引入一塊帶有矽穿孔（TSV）的高精密「矽中介層（Silicon Interposer）」作為橋樑，將多顆高算力邏輯晶片（GPU/CPU）與高頻寬記憶體（HBM）水平並排放置於中介層上進行高密度互聯，最後才貼合至底層基板。

• 優勢與限制：透過中介層能顯著提升線路密度與訊號完整性，並能同時整合整合多顆邏輯晶片與高頻寬記憶體（HBM），是 AI 晶片的算力心臟。不過，「矽中介層」造價昂貴且受熱易產生應力裂化，因此台積電另推出 CoWoS-R（RDL 中介層）與 CoWoS-L（局部矽互連）兩種衍生方案，滿足不同客戶的成本與效能需求。
• 實際應用案例：NVIDIA H100 / H200 / B200 系列、AMD Instinct 系列（MI250 / MI300X）、富士通（Fujitsu）A64FX 處理器等

3. SoIC：3D 垂直堆疊 Chiplet，打造更高密度晶片整合

3DFabric 中最尖端的 3D IC 垂直堆疊技術。不同於 CoWoS 的 2.5D 平面並排，SoIC 採用微凸塊（Microbumps）或無凸塊（Bumpless）混合鍵合技術進行晶片間連接，再搭配矽穿孔（TSV）進行垂直互聯。

就如同將「原本要跑到隔壁棟大樓」的訊號傳遞，改為「在同一棟大樓搭乘超高速電梯上下樓」，傳輸距離近乎歸零。值得注意的是，SoIC 經常與 CoWoS 搭配使用（先 3D 堆疊晶片，再 2.5D 平面整合 HBM）。

• 優勢與限制：晶片垂直直通使傳輸路徑極短，帶來極低延遲與絕佳的效能；但 3D 上下堆疊會使發熱量高度集中在垂直區域，熱密度極高，對散熱設計的要求極為嚴苛。
• 實際應用案例：AMD Instinct MI300 系列、AMD Ryzen 3D V-Cache 處理器等

目前，台積電憑藉 3DFabric® 平台在高階先進封裝拿下全球最高的市占率，但其他半導體巨頭亦不遑多讓，像是英特爾（Intel）主推 2.5D EMIB 與 3D Foveros；三星（Samsung）則布局 2.5D I-Cube 與 3D X-Cube 、3D SAINT。

可見過往專注於晶圓前段微縮的半導體巨頭，皆已全面將戰場擴展至後段先進封裝，致力在 AI 時代搶占算力先機！

先進封裝走向面板級！CoPoS、FOPLP 成下一代技術新戰場

隨著 AI 晶片需要整合更多小晶片（Chiplet）與高達 8~12 顆以上的高頻寬記憶體（HBM），晶片體積迅速膨脹。然而，傳統將「方形晶片」擺在「圓形載板」上進行封裝，邊角會留下大量畸零空間，面積浪費高達 15% 以上；加上 12 吋圓形面積極限有限，已漸漸難以容納未來的超大型 AI 晶片群。

為了打破物理限制並顯著壓低成本，半導體產業走向 「化圓為方」 的面板級封裝（Panel-Level Packaging, PLP）。改用大面積的矩形面板生產後，面積利用率可大幅提升至 95% 以上，大幅降低單位生產成本。其中，FOPLP 與台積電布局的 CoPoS 成為下世代封裝技術的新戰場：

1. FOPLP：從晶圓走向大尺寸面板的扇出型封裝

FOPLP（Fan-Out Panel-Level Packaging）即為「扇出型面板級封裝」。與 FOWLP（扇出型晶圓級封裝）最大的差異，在於從圓形載板改用「矩形面板」作為載體，直接在大面積矩形面板上鋪設重佈線層（RDL）處理晶片連接，以提高面積使用率並降低生產成本。

• 主要應用：目前主要聚焦於中低階與成熟型應用，如電源管理 IC（PMIC）、車用功率元件、RF 射頻模組與低軌衛星通訊裝置等。
• 現況與潛力：日月光投控、力成等封測大廠，以及群創、友達等 LCD 面板廠均積極布局，利用舊世代面板產線轉型，是扇出型面板級封裝的核心主力。

2. CoPoS：台積電布局下一代 Panel-on-Substrate 技術

CoPoS（Chip-on-Panel-on-Substrate）可理解為 「CoWoS 的面板級升級版」。做法是將原先 CoWoS 放置晶片與高頻寬記憶體（HBM）的圓形「矽中介層」，替換為大面積方形的「面板級中介層」，並預計導入平整度極佳的玻璃基板（Glass Substrate）技術，避免矩形大面板受熱翹曲。

• 主要應用：不同於 FOPLP 偏向成熟應用，CoPoS 專為次世代頂級 AI 伺服器 GPU 及超級電腦晶片量身打造。
• 現況與潛力：目前台積電將其列為關鍵技術，目標於 2027～2028 年前後導入量產，解決傳統矽晶圓面積放不下巨型 AI 晶片群的難題。

雖然面板級封裝具備大面積、高產出與降本優勢，但從圓形載板轉向方形大面板，在邁向高階 AI 晶片量產的路上仍面臨以下三大核心瓶頸：

• 大面積翹曲控制：面板尺寸放大後，熱膨脹係數差異加大，冷卻後更容易產生翹曲。
• 高密度精密對位：翹曲會提高高密度晶片對位的難度，位置偏移可能影響封裝良率。
• 量產良率的控制：面板級封裝初期量產如何解決翹曲、對位難度等問題，會是面板級封裝能否進一步發展的關鍵。

投資人可以留意的是，面板製造與面板級封裝在大尺寸基板與部分製程設備上具有共通性，使傳統面板廠得以活化既有產線，降低跨足先進封裝的門檻。

目前群創已布局扇出型面板級封裝（FOPLP）產線，並與友達持續投入玻璃核心基板等新材料技術。投資人若能多關注未來相關設備、材料與製程驗證進度，將會是掌握新一波黑馬股的關鍵！

先進封裝需求爆發，委外封測大廠 OSAT 也受惠！

AI 與高效能運算（HPC）等領域引爆先進封裝浪潮，不僅晶圓代工龍頭產能滿載，專門提供委外封裝與測試服務的 OSAT（Outsourced Semiconductor Assembly and Test，半導體封測代工廠） 也迎來全新的轉型成長契機。

過去 OSAT 業者主要聚焦於技術成熟、成本較低的傳統封裝（如 Wire Bonding、BGA）。然而，面對摩爾定律放緩與 AI 晶片需求暴增，日月光投控（ASE）、力成（PTI） 等 OSAT 龍頭紛紛豪擲重金轉型，積極布局 2.5D、3D、晶圓級扇出（FOWLP）與面板級封裝（FOPLP）等先進技術。

這意味著，面對先進封裝龐大的商機，晶圓代工廠（台積電、英特爾、三星）與 OSAT 封測廠之間，形成了既競爭又合作的全新生態：

1. 摩爾定律放緩與 AI 晶片需求暴增

隨著生成式 AI 與高效能運算爆發，國際科技巨頭對先進封裝的需求呈現指數級成長。以 NVIDIA 為例，其 Hopper（H100/H200）與 Blackwell（B200/GB200）系列晶片，就強勢包下台積電逾 6 成的 CoWoS 產能；第二大客戶博通（Broadcom）為 Google（TPU）、Meta 等巨頭代工的客製化 AI 晶片（ASIC）需求亦極度強勁；其他如聯發科等 IC 設計大廠，也積極布局 AI 伺服器與 ASIC 晶片爭取 CoWoS 產能，形成了前所未有的「爭奪先進封裝產能」大戰。

2. 產能外溢效益：分食晶圓龍頭吃不下的龐大訂單

面對強勁的訂單需求，台積電即便竹南八廠（AP6）全面開出，並加速建置嘉義與銅鑼新廠，預計 CoWoS 月產能將從 2025 年底的 6.5 萬片、2026 年底的 13 萬片，一路衝刺至 2028 年底的 26 萬片，先進封裝產能仍處於嚴重供不應求的狀態。為了滿足龐大的市場缺口，除了晶圓代工龍頭極力擴廠外，日月光投控、力成等 OSAT 業者也紛紛跟進，透過大舉資本支出擴建高階封裝產線，積極分食晶圓大廠消化不掉的外溢訂單。

3. 專業分工模式：CoW 留晶圓廠，oS 外包封測大廠

為了將資源集中在極高精度的前段晶片堆疊，台積電也推動專業分工，也就是由台積電專注負責高難度的 CoW（Chip-on-Wafer，晶片與矽中介層貼合），並將後段的 oS（on-Substrate，基板貼合） 與成品最終測試（FT）外包分流給合作夥伴。此外，值得留意的是，目前也有市場消息進一步指出，台積電正擴大 CoW 製程委外，包括日月光等業者均可能參與，以紓解先進封裝產能瓶頸。

因此，日月光投控（承接 oS 封裝與 VIPack™ 平台）、京元電子（承接高階 AI 晶片最終測試） 等封測大廠成為最大受益者。所以，投資人在關注先進封裝時，絕不能忽視這些實力雄厚的台股 OSAT 供應鏈！

台灣先進封裝概念股有哪些？一張表快速看懂

綜合來看，先進封裝產業鏈涵蓋了晶圓代工、封測大廠、面板轉型廠、高階 IC 載板、材料/玻璃基板、設備檢測，以及相關關鍵耗材零組件。

可以說整個台股半導體供應鏈皆在 AI 浪潮中扮演著不可或缺的核心角色。以下用表格完整統整了台灣先進封裝產業鏈涵蓋領域、代表性個股及其營運布局亮點，提供有興趣的投資人參考：