台積電如何突破2奈米極限？全球晶片研發心臟　IMEC新CEO談四大趨勢

在這場會聚全球半導體生態系大廠的論壇上，范登納米勒揭示了半導體正在發生的四大趨勢。

趨勢一：AI工作負載大增，硬體必須跟上

過去幾年，AI的主戰場在「訓練」，如今重心轉向「多元代理式AI」（Multi-agentic AI）。

模型不再只是獨自作業，而是數十、數百個大小不同的AI代理協同運作，像一個組織一樣分工執行複雜任務。這種架構對硬體的要求，與過去截然不同。范登納米勒推估，從訓練大語言模型走到推論，運算負載將提高150倍。

走向「推理」的運算方法，硬體架構要調動多個AI代理。因此，運算的邏輯在單一超強的大腦運算之外，還要有CPU，調動、分拆運算，並與記憶體快速交換資料，有次序分層完成任務。這代表記憶體與邏輯晶片必須靠得更近。

「從硬體的角度來看，這改變了所有事情，」范登納米勒說。

所以，現有把GPU塞得更多的做法，不見得是最佳解。范登納米勒強調，工程師必須設計出「對的運算架構」。

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趨勢二：晶片微縮進入「CMOS 2.0」新紀元

過去半個世紀，半導體產業靠著「把電晶體做得更小」提升性能，也就是摩爾定律。但當電晶體尺寸接近物理極限，只有平面微縮已不夠用。

IMEC提出「CMOS 2.0」的下一代微縮平台。核心概念是，不只在同一層上縮小電晶體，而是將不同功能的電晶體，立體堆疊到多個層上，透過晶圓對晶圓的「混合鍵合」技術連接在一起。

這帶來了什麼？每一層可以針對不同需求優化電晶體技術，而不是用同一種技術妥協所有功能。IMEC的最新成果顯示，僅靠「雙層堆疊」就能帶來顯著的能源效率提升。其所定義的未來藍圖中，晶片從2奈米微縮0.5奈米，加上CMOS 2.0的堆疊效益，預計未來10年可實現10倍的效能提升。

台積張曉強在同場演講中，也從製造端印證了這個方向。他指出，電晶體架構從 FinFET走向奈米片（Nanosheet），下一步則是CFET。同時，透過電晶體微縮、增加密度、立體堆疊等做法，未來幾年內，同一封裝內的電晶體數量可推進到比現在多出近50倍。

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但范登納米勒在受訪時坦言，立體堆疊邏輯晶片，目前最大的挑戰在於，EDA（電子設計自動化）還沒支援這樣的做法，「整個生態系必須同步進化。」

趨勢三：記憶體正在「搬家」，從邊緣移向核心

在所有硬體瓶頸中，記憶體的問題最容易被忽視，卻可能是最迫切的挑戰。

范登納米勒指出，代理式AI的記憶體需求是「爆炸式成長」。因為每一個AI代理都需要在運作過程中隨時存取並更新自己的「狀態」，當同時有眾多AI代理協同運作時，記憶體的用量與存取速度，很快就會成為整個系統的天花板。

范登納米勒指出，記憶體的位置正在發生根本性的改變。過去的架構，記憶體被放在晶片的「邊緣」。運算單元必須到遠處存取憶體取資料，每次往返都消耗時間與能源。但imec正在推動的新架構，是將高頻寬記憶體（HBM）放在運算模組的正中央。

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張曉強也在演講中提到記憶體的挑戰，透露台積電正與DRAM合作伙伴研發，將DRAM直接堆疊在先進邏輯晶片正上方的技術。

他舉今年IPO的當紅晶片公司Cerebras為例，與台積電合作在單一晶圓上整合超過50個運算晶片，並配置大量高速半導體記憶體SRAM來加速推理，正是「記憶體向核心靠攏」這個趨勢最具代表性的早期體現。

這也代表，下一代記憶體的競爭，不只是「做得更快、容量更大」，「放在哪裡、如何整合」更是關鍵。

趨勢四：光子連接將取代銅線，成為AI系統的神經網路

AI資料中心面臨一個愈來愈棘手的問題：連接瓶頸。

當機架內的晶片數量持續增加，晶片之間傳遞資料所用的銅線，在頻寬和體積上都已逼近極限，范登納米勒表示，現況是「電纜已經大到裝不進機櫃。」

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解法是矽光子。用光取代電來傳遞訊號，可以在極小的體積內實現極高的頻寬。但過去光子技術能效不足，部署成本太高。范登納米勒透露，IMEC正在推進的路線圖，目標是將光子連接從「機櫃之間」推進到「機櫃之內」，最終實現「中介層內部的光學高速公路」。

在材料科學、元件設計與3D整合技術的協同下，可望將目前的互連效率提升百倍以上。圖為IMEC實驗室。（鄧凱元攝）

要實現這一目標，IMEC需要將「互連效率」從目前水準提升100倍以上。IMEC認為這在技術上可行，但需要材料科學、元件設計與3D整合技術的協同突破。這也代表，光通訊連接相關的材料、封裝與元件公司，將在下一個AI硬體週期中扮演關鍵角色。

范登納米勒比喻，AI是今日的第一小提琴，耀眼、迷人，令人屏息。但小提琴無法獨奏——它需要一個管弦樂團。

半導體，就是那個樂團。而IMEC正在做的事，是確保這個樂團有能力在未來數十年陪AI演奏下去。

（責任編輯：張蕙蘭）